何時使用Oscillator與時鐘才最合適并能提高性能
　　提到時鐘大家可能第一時間想到的,就是掛在墻上的那種時鐘,或者手表,萬年歷之類的計時工具,但今天我們要說的是電子產(chǎn)品內(nèi)部的時鐘系統(tǒng),它與頻率控制元器件的關系緊密相連,可以說是互相成就的一種互通關系.Oscillator經(jīng)常被用到高端的基準時鐘系統(tǒng),提供精準度高,穩(wěn)定性好的時鐘信號,使數(shù)據(jù)信息快捷并準確的展現(xiàn)出來,但是問題來了,要怎樣正確的選擇和應用時鐘和石英晶體振蕩器,這是一個重要的問題,今天主要就給大家講解下時鐘與振蕩器的關系,以及如何應用它們并提供性能.
　　硬件設計并不容易.隨著要支持的標準數(shù)量不斷增加以及高性能應用程序所帶來的復雜性呈指數(shù)級增長,開發(fā)人員正在努力在不斷擴大的標準,協(xié)議和規(guī)范數(shù)量之間尋求恰當?shù)钠胶?并結合更高的速度.串行數(shù)據(jù)傳輸.
　　無線基礎設施,網(wǎng)絡,數(shù)據(jù)中心,廣播視頻,測試和測量以及工業(yè)自動化領域的挑戰(zhàn)也正在影響時序組件的選擇,因為時鐘抖動會對高速串行數(shù)據(jù)傳輸應用中的誤碼率產(chǎn)生負面影響.以及數(shù)據(jù)轉(zhuǎn)換器應用中的信噪比和有效位數(shù).考慮到時序的重要性,一些硬件開發(fā)人員和架構師會在設計過程的開始而不是等到以后再制定時鐘決策.
　　每個硬件設計都需要某種程度的時序解決方案.根據(jù)應用要求,解決方案的范圍從簡單的基于石英的晶體和石英晶體振蕩器到更高集成度的時鐘設備.在組件選擇上,沒有一種萬能的策略適用.一個常見的問題是如何決定何時使用振蕩器而不是時鐘.每種方法都各有利弊.另一個同樣具有挑戰(zhàn)性的問題是如何為給定應用選擇正確的時鐘設備?
　　每個硬件設計都需要某種程度的時序解決方案.根據(jù)應用要求,解決方案的范圍從簡單的基于石英的晶體和振蕩器到更高集成度的時鐘設備.
　　最好的開始方法是按時鐘數(shù)量,頻率和信號格式(例如差分,單端)列出所有系統(tǒng)級時鐘要求.對于數(shù)據(jù)轉(zhuǎn)換器,以太網(wǎng)交換機和PHY以及FPGA收發(fā)器的關鍵性能時鐘,了解每個時鐘的相位噪聲或抖動規(guī)范非常重要.掌握了這些信息后,您可以使用簡單的清單來為您的應用程序確定正確的設備.
何時使用振蕩器:
　　最簡單的時鐘產(chǎn)生源是振蕩器(XO),它產(chǎn)生一個輸出時鐘.通常,當系統(tǒng)僅需要一個或兩個時鐘參考時,最好選擇一個XO.XO的選擇標準應基于所需的頻率,下游設備的抖動預算和百萬分之一(ppm)的穩(wěn)定性.如果需要考慮空間和性能,則另一個越來越重要的標準是電源噪聲抑制.傳統(tǒng)的基于石英的晶體振蕩器通常需要片外低壓差(LDO)調(diào)節(jié)器,以提供干凈的電源和低抖動時鐘.在開關模式電源應用中,使用集成了片上功率調(diào)節(jié)的基于PLL的振蕩器是有益的,從而消除了離散LDO.另一個考慮因素是PCB布局.在某些設計中最好在本地生成所有時鐘,緊接下游SoC/FPGA/ASIC/PHY.這種方法可優(yōu)化傳輸線和信號完整性,并且無需在密集的電路板上布線時鐘.最后,不要忘記提前期.
　　傳統(tǒng)定制頻率振蕩器的交貨時間可能接近14周或更長.基于PLL的振蕩器的另一個好處是,它們的交貨時間短得多(1周或更短).
何時使用時鐘:
　　一般而言,當應用程序需要三個或更多時鐘參考并且目標IC都在同一板上時,時鐘設備比振蕩器更可取.如果所有必需的時鐘都具有相同的頻率和信號格式(單端或差分),則可以使用簡單的時鐘扇出緩沖器.如果應用需要多種頻率和/或信號格式,則應使用基于PLL的時鐘發(fā)生器.在許多FPGA/ASIC應用中,該器件具有用于數(shù)據(jù)路徑,控制平面和存儲器控制器的多個時域.這些應用非常適合時鐘發(fā)生器.大多數(shù)時鐘發(fā)生器應用都是自由運行的,其中內(nèi)部PLL及其相關的輸出時鐘同步到石英晶體諧振器或XO輸入.
自由運行的應用程序示例包括處理器時鐘:
　　某些應用需要同步時鐘以確保源和目標以相同的頻率工作.對于同步應用,建議使用抖動衰減時鐘來鎖定參考時鐘,衰減時鐘信號上的抖動以消除不想要的噪聲,并為下游設備提供低抖動輸出時鐘.使用時鐘IC內(nèi)的窄帶PLL來實現(xiàn)抖動濾波功能.這些抖動清除器通常用于有線和無線基礎結構應用以及需要多個攝像機和視頻源才能在電視演播室內(nèi)保持正確同步的廣播視頻應用中.
　　使用集成時鐘設備而不是多個晶體振蕩器具有多個優(yōu)點.通過用單個設備替換系統(tǒng)中的多個潛在故障點,可以簡化設計,從而提高整體板級可靠性.同樣,用單個IC替換多個組件也具有成本優(yōu)勢.但是,必須考慮一些折衷.執(zhí)行所有時鐘生成的集中式時鐘設備仍然要求所有信號都在板上路由和分配.應該使用優(yōu)化信號完整性的最佳做法,例如差分路由時鐘以利用差分時鐘的共模抑制功能.另一個考慮因素是多來源.XO提供行業(yè)標準的封裝和引腳排列,而時鐘設備通常是單源的.如果需要考慮多源采購,則建議使用基于XO的晶振解決方案.
使用集成時鐘設備而不是多個晶體振蕩器具有多個優(yōu)點:
　　高性能時鐘設備可通過提供整數(shù)和小數(shù)時鐘合成的任意組合來簡化XO更換.一個重要的設計考慮因素是仔細檢查每個器件的時鐘抖動分數(shù)性能.某些解決方案具有分數(shù)時鐘抖動高度可變的風險,這可能會導致器件在性能敏感型應用中可能無法提供足夠的抖動設計余量.最好讓時序供應商為性能至關重要的時鐘提供抖動測量,以確保晶振能夠滿足應用需求.應該配置所有輸出時鐘,以便抖動測量考慮輸出時鐘之間的串擾.另一個關鍵的設計考慮因素是擴頻時鐘,這是減少計算和工業(yè)應用中電磁干擾(EMI)的常用技術.如果應用程序需要混合使用擴展時鐘和非擴展時鐘,則務必仔細閱讀每個時鐘數(shù)據(jù)表,以確保器件能夠同時生成擴展頻譜時鐘和方波時鐘,這一點很重要.
　　集成時鐘設備提供了在某些應用中有用的其他優(yōu)勢.例如,可以在某些時鐘設備上更改每個輸出時鐘的頻率,從而簡化了設計驗證期間的頻率裕度測試.每個輸出時鐘的相位可以在某些時鐘設備上類似地更改,從而使時鐘輸出沿的排列變得容易,并可以補償時鐘信號之間的PCB級走線長度不匹配.盡管并非總是需要這些功能,但是如果需要優(yōu)化設計就可以支持這些功能,則可以放心使用.
下表總結了在為下一個設計做出時鐘決策時應考慮的選擇標準:

參數(shù)	XO	時鐘緩沖器	時鐘發(fā)生器	抖動衰減器
#個輸出時鐘	1	2+	2+	2+
積分	低	輕度	高	高
自由運行	是	是	是	是
同步運轉(zhuǎn)	否	是	是	是
時鐘倍頻	否	否	是	是
抖動清除	否	否	否	是
電路板布線靈活性	簡單	復雜	復雜	復雜
頻率分集	單頻	單頻	多頻	多頻
時鐘輸出信號格式(單端或差分)	訂購選項	訂購選項或帶子
板級可靠性	取決于定時組件的數(shù)量,通常,組件數(shù)量越少,板級可靠性就越高.
多源	是	有時	否	否
多源功能簡化了時鐘樹設計	外形小巧放置在IC旁邊內(nèi)置電源噪聲抑制	低附加抖動格式/級別翻譯(某些設備)	整數(shù)+小數(shù)時鐘合成格式/級別翻譯	整數(shù)+小數(shù)時鐘合成格式/級別翻譯抖動/清除無間斷切換延期

　　按照上面列出的準則,可以大大簡化為即將到來的設計選擇正確的時鐘或振蕩器的過程.Silicon Laboratories提供各種抖動衰減時鐘,時鐘發(fā)生器,時鐘緩沖器,XO和VCXO晶振,以滿足客戶獨特的時序要求.
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